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编者按：传统上，一个IC设计团队只需要完成芯片的出带就可以了。但对于0.13 um及以下工艺来说，这样做是不够的，因为此时设计的特性会戏剧性地影响芯片的可制造性和良品率。本文将探讨一些可以弥合设计与制造之间缝隙的新的EDA方法。
半导体工业目前正处在一个史无前例的变革时期。无节制地追随摩尔定律的步伐已经带来了一些物理与经济方面的挑战，而且这些挑战常常似乎是难以克服的。硅工艺线宽(甚至这些连线之间的间隔)都已经小于光刻用的光波长。此外，一旦完成光刻，材料问题和电气特性也可能会戏剧性地改变芯片的性能和可靠性。
因此，许多设计团队质疑这一先进技术是否物有所值也就不足为怪了。目前，在半导体制造这一新的领域里，设计团队将比过去有更大的机会来影响半导体制造的成本和成功。
设计团队通常将主要的精力集中在芯片的出带上，亦即利用一个已经过仿真和验证的数据库来满足某一设计特定的时序和功耗指标。传统上，完成芯片设计的出带工作一直是设计团队开发IC产品的努力终点。但对于130nm及其以下工艺来说，这样做是不够的。现在一个给定设计的特性可能会戏剧性地影响芯片的可制造性和良品率。在芯片能够批量上市之前，它首先必须能以可接受的良品率进行制造。传统的出带时间再加上这个良品率时间才是真正的产品上市时间。
其结果是，采用先进工艺的设计团队应该自问一下两个问题：我的芯片具有可制造性吗？如果是，它能够以可接受的良品率进行生产吗？
从以往经验看，设计团队并不能轻松回答这二个问题。面对功耗、测试和时序问题挑战的设计师没有时间、精力或愿望来成为制造方面的专家。而且，如果制造商试图通过改变数据库post-GDSII确认步骤来管理良品率，那么芯片很可能达不到期望的性能指标。对许多产品来说，设计团队和制造团队擅长的是不同领域的技术，他们是在为不同的公司工作。因此可以说，他们之间存在着一堵隔离墙。
对于设计团队来说，虽然跨过这堵墙来考虑工艺效应几乎是一件不可能完成的任务，但事实上在芯片设计复杂度的演变过程中，的确还存在着另外一条解决渠道。
在上世纪80年代末期，一个芯片设计包含大约两万个门。在芯片设计交付ASIC供应商物理实现前，当时的设计团队一般都采用逻辑综合工具来确认一个寄存器传输级(RTL)数据库。这可以带给我们一个能满足设计期望值的芯片。随后在90年代，情况开始有所改变。由于门的数量接近百万门，在整个芯片时序中互连时延成为一个关键因素。签字确认RTL数据库的设计团队发现从ASIC制造商处取回芯片的时延越来越长，而且即便这样，这些芯片也可能不能正常工作。为了解决这些问题，越来越多的设计团队开始自己进行物理实现，通常是采用EDA供应商提供的一整套全新的物理综合工具。
与此类似的是，随着硅制造效应越来越严重地影响设计的成功，设计团队开始向EDA供应商寻求能在设计流程中“嵌入”制造和良品率效应的工具(参见图2)。当然，为了提供这些解决方案，EDA供应商必须与制造商及设备公司建立合作伙伴关系。
本文将讨论最新EDA方法的一些典型实例，它们弥合设计与制造之间的缝隙。采用这些方法，设计和制造团队能够减少设计数据量和掩模成本、改善设计性能、允许更高效的化学和机械抛光(CMP)、并最终提高良品率。
实例1：在设计流程中考虑CMP
CMP技术成为制造工艺的一个标准组成部分已经有好几代了，它可以用来保持蚀刻后的表面平整。这种平整技术起初是增加产量的一种手段。
不过，在今天看来，CMP可能会带来良品率方面的挑战。当处理不同的互连和电介质材料时，要得到一个均匀的CMP结果是非常困难的。许多制造商开始插入伪金属填充物，它们是由芯片空闲区域中的片状材料组成的。
金属填充物会影响芯片的时序、信号完整性甚至功能。即使平整化也要求伪片状材料置于最靠近功能部件的地方。这样做会引起功能导线间的信号耦合，从而形成额外的寄生效应。片状材料的存在还会改变电容效应。如果没有片状材料的纠正措施，CMP凹化将改变导线阻抗，而且厚度的变化也会影响信号的寄生效应。
在布局与布线或出带期间，设计团队可以用插入金属填充物的方法来控制CMP对产量和性能的影响，接着就可完成寄生效应的抽取。采用这种方法后，设计团队在制造前就能进行充分考虑这些效应的设计。新思公司的Astro布局与布线工具和Hercules DRC工具支持金属填充物插入，Star-RCXT工具支持伪片状材料的寄生效应抽取。
实例2：基于良品率的版图
130nm工艺时的铜特性和蚀刻效应会引起许多有关过孔和线结构的功能性问题，不过，这些问题可以借助基于良品率的版图来解决。
130nm是第一代“深亚波长”工艺，它的线宽和间距都要比商用蚀刻工具的波长小。亚波长蚀刻的挑战之一是线与线靠得太近，从而影响到彼此的可印刷性。通过创建“最小”和“推荐”间距的布线规则可以解决这一问题。这种基于良品率的布线要求走线分离得尽可能远些，同时又不会影响整体面积。
与前几代工艺采用的铝互连相比，先进的铜互连具有不同的可靠性能。铜互连会产生由许多原因引起的空隙，但热循环会使这些空隙迁移到过孔的底部，从而使过孔成为引发良品率和可靠性问题的首要因素。
这个问题同样可以基于良品率的版图来解决。设计师应该尽可能在同一层上走线以避免不必要的过孔。然而，当过孔绝对必需时，具备良品率意识的布局与布线工具能够插入一些冗余的孔，即在只需要一个过孔时放置两个或三个过孔。这些额外的过孔能改进成功接触的统计概率，因而可以在设计进入生产阶段之前就提高良品率。
目前像新思Astro这样的先进布局布线工具已经考虑到这些效应，并支持导线扩展和冗余过孔的插入。使用这些具有良品率意识的布局布线工具，设计团队可以大大改进设计性能和良品率。
实例3：利用普通的OPC技术降低掩模成本
在130nm工艺节点，为一个IC开发的掩模上的近70%地方要使用光学逼近纠正法(OPC)。这些小OPC特性主要用于“校正”硅图像，使它能更好地匹配原始设计版图的意图。新思的OPC工具Proteus采用一个特定的“容差”提供这些特性，该“容差”定义了图像与版图间的最大差别。
现在的标准做法是在整个芯片层上应用相同容差的OPC。出带团队一般将这个容差设置为最小值，以便创建最接近精确的硅图像。不过，并不是指定层上的每个形状都要求做这种全面的校正。例如，宽线的印刷效果就要比临界的MOSFET好得多。通常，OPC工具不具备区别这些特性的知识。结果引起宽基OPC应用的文件大小可能呈指数级增长。在图5a所示的例子中，文件超过了原始文件大小的5倍，因此会增加相应的掩模成本。
不过，如果设计意图能够用来创建OPC应用中的容差裕量，即用户能够完成“节俭的”OPC，那么应用最少量的OPC就能满足蚀刻目标要求。利用“设计意图”，OPC应用设计小组可以判定临界尺寸大小最有可能影响芯片性能的功能部件，在本例中是门电路。在这些功能部件上，OPC被调整到最大性能。这样可以显著减小文件规模和掩模数量。在图5b中，OPC增加的文件只比原始文件大15%，因此芯片性能不会受到很大影响。
除了使用OPC技术来降低掩模成本外，该“设计裕量”方法也能用来为单元和芯片版图创建改进的设计规则集，从而把龟裂变形降到最低，并定义更有价值的掩模检查标准。
本文结论
上述例子仅仅是新思公司为改进良品率所提出的众多技术解决方案中的几个范例。坚持采用以设计为导向的方法进行生产，许多困扰半导体工业的良品率和制造问题甚至可以在它们发生前就能解决。
如果一开始就采用这些方法，设计团队不仅可以为目前项目的成功做好准备，还能为未来的设计打下坚实基础。展望90nm和65nm工艺节点，这些以设计为导向的方法只会变得更加重要。更窄的线宽和更密的间距会产生一系列机械应力、信号完整性、光掩模和蚀刻挑战，要想克服这些挑战就必须采用高度智能化的设计。
幸运的是，业界已经在为这些极具挑战性的工艺节点做准备。机会与变化相伴而来，而正在进行的创新性工作就是要充分利用这些机会。
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