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| 信号路径的设计为系统设计工程师提供了不少可供他们发挥的机会。以设有模拟/数字转换器的信号路径为例来说，工程师进行设计时不但要为传感器提供缓冲，而且还要解决模拟/数字转换器开关电容的输入充电问题，以及尽量减少系统的噪声源。信号路径的设计能解决这些问题，可大幅提升系统性能。
选定具备适当输入/输出能力的运算放大器之后，便要考量放大器的增益带宽。若信号源的最高输出低于参考电压，缓冲级便可能需要为其提供增益。若运算放大器配置为单位增益放大器，其频率会受增益带宽积 (GBWP) 所限，以致只能选用 3dB 频率。由于运算放大器的增益带宽积属于不变的常数，因此我们只要采用增益为 ACL 的闭环配置便可降低放大器的带宽，降幅高达 ACL 倍，其计算公式为： 公式（略）(1) 由于闭环带宽与放大器的频率同样是 3dB，放大器若以这个频率操作，其输出是输入值的 70.7%，因此若以 3dB 频率作为基准衡量，输出振幅的误差会高达 29.3%。模拟/数字转换器的误差以最低有效位 (LSB) 作为计算单位。1 LSB定义为 VREF/2n，定义中的 VREF 为参考电压，而 n 则是模拟/数字转换器的分辨度。例如，8 位模拟/数字转换器的 1 LSB 是 VREF/256。对于模拟/数字转换器最低有效位准确度必须高达 1/2 LSB的系统来说，8 位模拟/数字转换器的输入增益准确度必须高达 1 1/2n+1，亦即 99.8%。为了保证运算放大器的增益准确度足以满足系统的特定要求，必须计算出运算放大器的最高操作频率 (fmax)。先假定运算放大器的频率大约相当于单极滤波器的频率响应。图 1 所示的曲线图显示增益 (AV) 及 3dB 频率 (fo) 已按照 1 加以规范化。以下是这条曲线的公式： 公式（略）(2) 图1 运算放大器的频率响应(略) 频率 (f) 的计算公式： 公式（略） (3) 为了确保 8 位系统符合 1/2 最低有效位错误的要求，运算放大器的规范化最高频率 (fmax) 是： 公式（略） (4) 以 8 位的模拟/数字转换器为例来说，若准确度规定为 1/2 最低有效位，运算放大器的实际带宽只有 0.062x GBWP (增益带宽积)。换言之，若LMP2011 运算放大器的增益带宽积为 3MHz，而且采用的是配合单位增益的配置，那么其实际带宽只有 186kHz。若增益必须超过 1 倍，实际带宽更会进一步下跌。以不同分辨度的模拟/数字转换器来说，1/2 最低有效位错误的规范化最高频率可以根据以下公式计算出来： 公式（略）(5)
由于上述设有模拟/数字转换器的信号路径添加了运算放大器，因此可以驱动电容负载。但模拟/数字转换器的输入端本身便是开关电容负载 (见图 2)。 图2 ADC121S101 芯片的输入端(略) ADC121S101 模拟/数字转换器芯片处于“保持”模式时，其输入电容 (CPIN) 不会超过 4pF，若处于“跟踪”模式时，其输入电容 (CSAMPLE + CPIN) 则不会超过 30pF。输入电容的改变会导致误差的出现，为了将误差减至最少，CI 电容器必须通过输入引脚连接接地。模拟/数字转换器处于“跟踪”模式时，CI 电容器的电容远远大于转换器的输入电容。因此 CI 电容器可为模拟/数字转换器的取样电容器提供充电电流，迅速为其充电。一般来说，我们要为有关的电容器添加隔离电阻，以便额外添加的负载电容可与运算放大器的输出端分隔开 (见图 3)。 图3 快速充电电路(略) 为 RC 网络选用适当的数值时，必须考量三个重要的因素。首先，设计工程师必须知道 RC 网络实际上可视为信号路径上的低通滤波器，因此每当输入频率偏向 1/2 RC 所界定的电极时，RC 网络便会减弱取样信号。对于部分应用来说，模拟/数字转换器的增益非常重要，若这类系统不采用增益校正，便必须在上述情况下将取样信号减弱，这是系统优劣成败的关键。第二，采用的串联电阻也不可太大。虽然电阻值越大，运算放大器输出端的相位延迟便越少，运算放大器也就更加稳定，但缺点是与模拟/数字转换器输入端并行连接的内、外电容器便无法在模拟/数字转换器的“跟踪”时间内完成充电。一般来说，电阻值都低于 100 。第三，采用“跟踪”模式时，外置电容器必须比输入电容大很多倍。这样才可在模拟/数字转换器由“保持”模式切换为“跟踪”模式时将电容器出现的压降减至最少。 运算放大器需要多少建立时间完全取决于模拟/数字转换器的“跟踪”模式持续了多久。运算放大器要赶紧在模拟/数字转换器改用“保持”模式之前，利用这段“跟踪”时间为电容器补充充电，确保电容器储存足够的电压。利用输入引脚为电容器充电需要一段固定的时间，这个时间常数取决于串联电阻值及并行连接的内外电容器的电容值。运算放大器若无法在模拟/数字转换器进入“保持”模式之前稳定输入端的电压，数据的转换便会出现错误，而且数据会前后不一致。 若要寻找适当的 RI 电阻值及 CI 电容值，开始时可以按照模拟/数字转换器的取样频率设定 RC 网络的电极。若这个设定会令最高输入频率出现过大幅度的衰减，设计工程师可以相应调低有关的电容值或电阻值。设定最低电阻值时，应充分考虑运算放大器有多大的输出驱动能力。较小的电阻值比较理想，因为失真会较少。但必须保证放大器可在有关应用的整个输入频率范围内，以至在不同的振幅及温度下都能保持稳定。 如何管理元件的容错能力 如果放大器配置采用反相放大器 (见图4)，便很容易计算出元件容错率所派生的错误系数。由于增益可定义为 RF/RG，因此若选用最高值的 RF 搭配最低值的 RG，或者选用最低值的 RF 搭配最高值的 RG，那么实际的增益与理想的数字便会出现极大的差距。若使用 1% 容错度的电阻，错误率最高可达2%。 图4 反相放大器配置(略) 对于没有加设增益校正电路的应用来说，模拟/数字转换器的动态范围必须限定在一定的范围之内。以 8 位的模拟/数字转换器为例来说，1 最低有效位 (LSB) 相当于参考电压的 0.39% (VREF/2n)。因此，电阻容错度产生的 2% 增益错误相当于动态范围失去 12 LSB ，比最高输出代码少 6 LSB (5.13 的约数)，但比最低输出代码则多 6 LSB。
元件容错度是导致模拟/数字转换器信号路径出现错误的其中一个原因，而数字电路也会将噪声带进供电干线，这是信号路径出现错误的另一个原因。噪声会通过供电引脚混入模拟/数字转换器及运算放大器。一般来说，像 LMP2011 这类芯片都有卓越的电源抑制比 (PSRR)，因此不会受噪声影响。但以 ADC121S101 这类模拟/数字转换器为例来说，其供电电压也同时是参考电压，而电源抑制比只有 0dB (亦即 PSRR 为零)。由于模拟/数字转换器的输出驱动器以极快的边缘率操作，因此模拟/数字转换器需要的供电量便会变化不定。混入输入供电线路的噪声可以干扰线路上的模拟/数字转换器及其他相连的模拟电路。若要有效抑制供电线路噪声而又没有其他更佳选择之前，加设两个超小型电容器的双电容器去耦电路设计不失为一个初步而又较为理想的方案，这个设计的其中一个电容器设于距离供电引脚一厘米之内的位置，其电容为 0.1 F (典型值)，而另一电容器则设于附近，其电容则为1.0～ 10 F。若模拟及数字供电引脚都连接同一电源，可以在这两条引脚之间加设扼流圈。这个扼流圈可视为直流电的短路，而且进行高频操作时若需要为电路提供隔离，这个扼流圈也可作为电阻提供隔离功能。 虽然能够将供电线路有效隔离总是好的，但最好还是尽量将模拟/数字转换器输出端的相对负载电容减至最少，以便转换器耗用较少电流。负载电容进行充电时会令供电线路出现噪声尖峰，而负载电容进行放电时则会将噪声带入模拟/数字转换器的基底。目前有几个方法可以将负载电容减至最少。最容易的方法是只驱动一颗芯片，但有关芯片须尽量置于靠近模拟/数字转换器输出端的位置。此外，也可采用串联电阻减低驱动负载电容所产生的影响。这个设计的优点是负载电容器进行充电或放电所需的电流会受到限制，而且输出的转换率也可降低。要确保串联电阻值不可超过100 ，以便符合数字电路的定时规定。串联电阻可能无法符合高频系统的要求，因此被驱动的电路必须尽量靠近模拟/数字转换器的输出端。
模拟/数字转换器的时钟线路与其输出端一样，可以将噪声带入系统。若时钟线路的长度超过其上升时间除以线迹延迟的 6 倍，时钟线路便应视为传输线路，其计算方法如下： 公式（略）(6) FR4 电路板的线迹延迟是每英吋 150ps (典型值)。若将线迹当作传输线路，线迹必须具备受控阻抗的特性，而且还须设有适当的终端装置，以免出现信号反射，导致失真情况出现。时钟波形一旦失真，便会导致每一时钟周期出现变化，这种变化情况一般称为抖动。时钟的定时时间一旦有变，模拟/数字转换器选取波形的确实地点便会不同。信号若出现抖动，模拟/数字转换器的取样点总是位于比理想取样点较高或较低的位置。由于信号取样过程出现时间的落差，噪声也就因此而起。1 LSB 的错误最高只能容许 1/2 fin 的抖动。若错误为 1/2 LSB，计算时可将 n+1 取代 n。 还可以为线路加设终端装置，这是另一个可以避免线路出现反射现象的方法。线迹的终端装置分为两种，一种是近端终端装置，另一种是远端终端装置。若采用近端终端装置，电阻必须与靠近信号源输出端的线路串联一起。信号源与串联电阻的电阻值总和应等于线路的特性阻抗。若近端终端装置无法满足要求，则必须采用远端终端装置。若采用远端终端装置，电阻必须在模拟/数字转换器的时钟输入端连接接地。终端电阻要尽量置于靠近模拟/数字转换器输入引脚的位置，而电阻值应相等于线路的特性阻抗。 系统若需要利用时钟源驱动多个不同的输入端，单靠远端终端装置可能并不足够。远端终端装置会减弱信号电平。若时钟源同时驱动多个输入端，而每一输入端都设有终端电阻，那么时钟电压可能会因此减弱，以致永远无法达到逻辑阈值。以上述例子来说，采用交流电终端装置较为理想。若采用交流电终端装置，便需要加设一个与电容器串联一起的电阻，而且这个电阻必须在模拟/数字转换器的输入端连接接地。这个设计可以减弱采用交流电的元件，但对采用直流电的元件则没有影响。以设有交流电终端装置的系统为例来说，振幅介于 0～ 5 V之间的信号会以 2.5V作为中心点。时钟仍会被减弱，但会置于各个 CMOS 跳转点之间的最中心位置，确保信号振幅可以减至最少，以符合逻辑电平的规定。
工程师进行设计时只要作出明智的选择，例如为传感器提供适当的缓冲，解决模拟/数字转换器开关电容的输入充电问题，以及尽量消除系统的噪声源，便可构思一个理想的设计，大幅提升系统的性能。 |