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引言 为微处理器系统中的能量存储/传输处理选择体去耦电容是一件复杂的事情，由于强调产品的物理尺寸，处理器制造商一般只规定满足器件能量转换要求所需要的电容量，而不考虑为适合的电容排列留置的可用空间。嵌入式单板计算机中所用的处理器还要求更高的电容充放电性能，从而要求一个低的时间常数。 随着电容制造向更小型化封装应用的继续推进，一种高电容量、低ESR及低电压应用的理想方案是3-D多阳极涂层（conformal coated）片式电容。
有多种技术已可实现单位体积电容量的优化。例如，涂层片式钽电容技术，该技术去除了常规模压固体钽电容的引线框结构，同时这种类似于半导体特殊封装的技术大大降低平均尺寸。 Vishay已经开发了涂层钽片式技术，用于满足NASA要求的电容使用。这些产品远远超过了常规模压表面安装钽电容(SMD)的容积效率。不过设计师们还需要使ESR最小化，而这一要求刺激了多种候选方案。
Polymer铝电容具有非常低的ESR，在10 m 或更小的范围，它填充了高电容量多层陶瓷电容(MLCC)和钽聚合物电容之间的应用空间。不过，尽管它们满足了滤波应用中所需的ESR要求，但它们的容积效率通常要比钽技术小很多。在组装空间十分珍贵的应用中，这种技术必须让位于其它技术如钽式技术等。
固体钽电容有标准和低ESR两种类型。两种类型均采用通常的引线框结构制作。固体钽低ESR类型所具有的ESR值100 KHz 时在100 m 范围。
Polymer钽电容运用了新式高导电性的聚合物。高导电性聚合物用于阴极而非二氧化锰。聚合物阴极在导电率上的改善带来更低的阻抗和更低的ESR。低阻抗还带来优异的高频滤波响应。Polymer钽电容技术拥有最低的ESR，大大低于相近尺寸的常规固体钽电容。事实上，引线框结构主要制约给定外形尺寸下可用电容量。
现今，高容积和低ESR的双重要求正在由一种3-D的封装方式来解决，它是一种多阳极钽电容，该结构去除了常规的引线框。此结构在小型化SMD封装下取得了高电容量，并可以与常规模压钽器件引脚兼容。重要的是，该技术取得了非常低而稳定的ESR。 多阳极电容的主要电性能、机械参数包括： 高电容：一般>1000 F 工作温度范围内非常低而稳定的ESR 低电感 宽的额定电压范围：4V、6.3V及10V 低DCL < 60 A 小尺寸、低厚度3D片式封装 无引线框 标准引脚，与常规模压钽电容尺寸兼容
当今大量的嵌入式控制器是采用一种单板计算机(SBC)建立的。主导性的工业标准是PC/104，它规定了3.8” x 3.6”的形状系数。新的更小的专有规格也在涌现，特别是基于16位和32位处理器的SBC。此外，PC/104 SBC还必须做到多个PC/104板的stack-through(堆叠嵌入)连接，以充分利用4.0mm(0.16”)的最大安装元件高度。 有相当数量的设计师还倾向于用一个微控制器或微处理器加选定外围元件，做自己的定制嵌入式控制器方案。这些方案或许可以在PCB上直接实现，同普通SBC一样也受到压缩空间的限制。 所以，材料和封装结构必须做到使一个电容适合装入CPU和芯片组之间的十分小的空间，而不超出严格的高度限制。 功率要求通常由微处理器或微控器制造商根据电压调节模块(VRM)而制定。大多数系统根据一个能提供多个电压值的同步降压转换器建立。通常，它们将提供1.5～1.8V、3.3V及5.0V的电压，分别给处理器核心、处理器与芯片组I/O，以及通用板上各个基础电单元。处理器核心电压或VCORE，通常是选择低ESR体电容时的一个主要难点。
分析处理器制造商对有关核心电压的推荐建议，例如为VCORE指定一个适合的滤波电容。要求1.5 V核心电压的新式处理器，其例举要求如下： 输出电压=1.5 V～1.8 V 输出纹波电压=输出电压的2% 输出电流> 14 A 输出滤波电容= 3900 F/4V, ESR< 3 m 调查该新封装技术的效果，对前面描述的电容技术进行了评估，以确定作为一种PC/104SBC用整体输出滤波电容在板布局、元件高度、电气性能方面的最佳技术。不过，由于现有铝电解电容超出了4.0mm (0.16”)的最大高度，因此被排除在外。 通观各电容技术以确定印刷电路板(PCB)上最小总引脚、具有最低的ESR，同时满足高度限定的实现方案。下面整理了一个包含Vishay所有技术选项的综合表(见表)。 表1（略） 虽然Polymer钽电容具有很好的ESR，但总体电容值需求要求更多的单个贴装电容。为取得必需的体电容量，需要18个255D 系列的330 F，占用板空间总量为558 mm2 (0.88 inch2)。这大大高于4个Vishay 597D多阳极钽电容构成的排列。 多阳极技术以最小占用空间、拥有最好的ESR，被选择用于此应用。4个多阳极597D并联安装在板上，占用面积124mm2 (0.19 inch2)。这产生了与其它技术相比更好的容积效率。并联电容布置的ESR < 3 m ，满足目标应用要求。 |