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最近几年，我们已经开始看到一些有关射频(RF)CMOS工艺的参考文献和针对这些工艺的RF模型参考文献。本文将探讨这类RF所指代的真正含义，并阐述它们对RF电路设计人员的重要性。
我们可以从三个角度对RFCMOS设计进行探讨：首先，低频模拟设计人员正在将其设计提升到更高频率；其次，分立RF/微波设计人员转而借助集成手段；最后，设计人员将串行器/解串器(SERDES)这样的数字电路提升到工艺能够支持的最高频率。在上述三种情况下，RFCMOS设计都大有帮助，我们也将从这些视角出发，来解释RFCMOS本身与为其建模有何不同。
衬底
面向传统数字应用的CMOS使用已经发展到采用低电阻率的大块衬底(图1)，并将器件做到一个薄的高电阻率外延层上，这样的做法往往能够同时优化闩锁(latchup)性能和良品率。
为了保持复杂数字电路布线的灵活性，多个金属互连层在厚度上趋于一致，这使得所有金属层都具有几乎相同的布线能力。
对低频模拟/数字设计人员而言，这是一个相对理想的衬底：从(接地)衬底返回的寄生电容与我们所关注频段内的容性阻抗相比，阻抗相当小。所以，简单地提取寄生电容就能非常有效地预测实际性能。但是RF设计人员将会发现4个不尽如人意之处：a)衬底上的低阻抗实际上将寄生电容最大化了，而附着在衬底上氧化物内的金属互连所形成的导线，则最终导致相对低的特征阻抗；b)构建在衬底上的线圈与一个短路线圈(即衬底本身)紧密耦合，从而略微降低了电感值及Q值；c)到达衬底的电流，无论是容抗电流还是线圈的感应电流，都会在低阻的衬底上自由地流经很长的距离；d)试图通过并联金属层提升线圈Q值的努力收效甚微，因为如果首先使用最理想的顶层，那么其它附加层就会更加靠近衬底的短路线圈，所以并联几乎没有实质改善。
那么，与刚才描述的普遍的数字变异相比，RFCMOS工艺到底是什么呢？在许多情况下，它可以简单地被认为是使整个衬底在典型的“数字”工艺中拥有高电阻率外延层的工艺(图2)。
图1：基本数字CMOS模型构建在作为底基的低电阻系数大衬底上。
现在，RF设计人员却发现了一些完全不同的状况：高度绝缘的衬底实际上生成了一个与每个寄生电容串连的第二电容(因为绝缘体很厚，所以容值不大)，从功能上看被相对较高的衬底阻抗分流了。
寄生电容获得了一系列额外且重要的电阻分量，具有如下一些积极效应：诸如结合区底端电容这样的大型寄生电容，在较高频率下具有近似恒定的阻抗，因为衬底阻抗反过来支配着上述容性寄生电容；线圈Q值的提高明显归功于衬底短路被削弱时产生的高阻抗，衬底电流倾向于被显著的衬底旁路阻抗约束和限制，从而使绝缘性得以提高。
针对更高线圈Q值的并联金属层带来了更好的结果，一般来说，增加较厚顶层金属层(有时采用传导性能更高的铜代替铝)的目的就是大幅提升线圈Q值。注意：用这种RF衬底构建的器件与数字工艺本质上拥有相同基本特征，在两种情况下，形成器件的最上层几个微米厚度具有相同的电阻系数。
BSIM3模型
BSIM3模型无所不在，多数CMOS设计人员都曾接触过不同版本的BSIM3模型，例如BSIM3v2或其它。将CMOS商用对其成功而言十分重要，因为该模型将基于物理和经验的参数有机地结合起来，并且很容易就可以适用于新工艺。物理分析能够预测出当物理尺度减小时会发生什么，而经验数据则允许对被制造器件的非一致单元进行有用的近似。重要的是，RF设计人员要了解在较高频率下这种重要的建模技术意味着什么，所以我们接下来会描述典型的代工厂是如何生成这样一种模型的。
模型参数的填充通常是这样完成的：即制造各种不同沟道宽度和长度的器件，然后对器件进行直流曲线记录以生成描述跨导和阻抗的参数。之后，再进行低频电容测量以填入容性参数。典型情况下，将采用类似HspiceOptimizer的优化器对模型参数进行优化，以便在实际数据和模型数据之间得到最佳匹配。当在器件整个可能的尺度范围内，最终得到的数据没能与预期值吻合得恰到好处，那么建模者可能会对模型进行临时性存储(bin)，例如，使模型按照器件的各种尺度进行分支以形成多模参数集，每个参数集在其对应的较小器件尺度范围进行优化。这就使BSIM3成为一种“紧凑模型”，能够很好地适应执行速度很快的模拟器，还可以在版图中与P核(可调整尺寸参数的物理版图单元)一起使用，从而赋予设计师极大的灵活性。
值得重点指出的是它的欠缺之处：器件的某些属性没能够进行测量或输入到模型(一个重要的例子是与栅多晶硅相关的阻抗)；此外，它没有进行任何高频测量。所以，该模型在高频条件下的有效性仅仅取决于其生成的等效电路的频率函数的准确性。幸运的是，对多数应用而言，这样的准确性已经足够，而商用CMOS设计所获得的大量应用就是很好的证明。但是现在让我们仔细检查一下RF设计人员将会发现哪些不足。
如果你对一款由扫频源驱动的BSIM3器件进行仿真，并观察输入到栅极的AC电流相对于电压的相位角，你会发现它保持在90°。在高频时，器件输入未能呈现明显阻抗，但是由于多晶硅栅的串联电阻影响，这种情况在实际中确实存在。
这种现象是如何变成一个设计难题的呢？RF器件的最小噪声系数通常发生在电源阻抗逼近总串联噪声源(例如与1/Gm相关的有效阻抗加上栅有效串联阻抗)与并联等效输入阻抗的几何平均数时，此时器件的信/噪比为最优。但是BSIM3并没有将栅阻抗作为一个噪声源，也就是说没有将其串入输入电容，所以栅阻抗在给定频率下并没有成为一个并联输入阻抗。
这样，就不太可能确定适宜的RF噪声匹配，也无法利用BSIM3模型准确仿真RF噪声性能。在输入阻抗建模时未能加入并联电阻分量，对类似SERDES这样的高速数字应用将产生影响：未能建模的部分，削弱了连同频率在内的并联电阻输入分量，从而导致GHz范围内的频率域和延时行为都发生明显错误。
多年以来，这种现象一直存在，而原因就在于主要的CMOS代工厂的建模部门不但对该问题缺乏了解，而且没有在较高频率下对其工艺进行评估的设备。最终，这种在仿真和实际中RF应用所表现出来的性能差异不能再被忽略，而设计人员也正在试图改善上述结果。但是既然BSIM3模型对大批CMOS设计人员而言仍然十分有效，那么最初就改善性能所作的尝试可能会在BSIM模型之外另起炉灶，而不是对BSIM进行重大改动。
“BSIM3+支电路”模型
对RF应用而言，BSIM3模型的根本问题并不是其本身有什么错误，而是它忽略了对高频操作产生影响的某些物理因素。我们可以通过下面的情况来说明这个问题：某些代工厂已经将用于数字版工艺完全一模一样的BSIM3模型用于RF支电路中。但是有关BSIM3模型是如何提取，从而导致在具有相同器件级电阻系数的外延层与非一致衬底中实施了不同填充的情况我们不得而知。
但是在较高频率下，衬底二极管的漏级和源极的可感知阻抗回流，以及背栅(back-gate)回流，可能都不会无关紧要。通常情况下，用于不同RF器件的物理布局是不同的，常常采用重量级栅凸(gate-head)连接(甚至可能是双凸栅)来最小化栅电阻，但是这种作法由于改变了尺寸从而也改变了交叉和寄生电容。
图2：简单改善BSIM3模型，提高其准确性。
所以，通过将BSIM3模型纳入一个支电路中很容易就可以获得某些改进(图2)，上述支电路中增加了无源电阻和电容；另外，有的时候还会用替换BSIM3中二极管源漏级建模的方式来反映衬底变化。
每器件单位宽度(devicewidthperfinger)一般固定为1或更小值，在该条件下，在公共操作点就可以提取支电路参数值。
但是为了优化RF建模，上述方法只是漫长道路中的一个步骤，因为现在还有一些很重要的问题尚待解决：
1：模拟速度下降。随着支电路的引入增加了元件数量，其对速度的影响超过了对紧凑模型复杂度的影响。
2：支电路通常使用固定的无源器件来取代实际由电压决定的一些效应，这样做会使失真和电源效率预测结果比预期要差；另外，模型在操作节点处的精度较特殊操作节点(进行提取工作)有所下降。
3：对支电路元件值高度依赖经验进行提取的作法，抑止了P核在物理布局中的使用以及在设计中简单改变器件尺寸的行为，因为由尺度决定的支电路元件值存在于紧凑模型之外，而且其对物理的高度依赖性能够充分预测提取点间的行为。尺度界定通常受限于仅能选择固定宽度的单位值。
因此，如我们在一个将源接地的CMOS器件中采取双端口S参数数据，然后在同一个测试电路将其作为一个BSIM3模型利用模拟器进行观察，将不会产生良好的数据匹配。如果将该器件放在支电路中，这个数据会找到匹配，但是仅限于局部范围，因为许多元件值会根据不同的操作点发生变化。但是近几年来，这个方法仍称得上是最好的可行方法，借助该方法成功完成了多项设计。
BSIM4是一种替代方案吗？
幸运的是，行业主流一如既往继续前进。器件沟道越来越短与许多设计中不断增加的频率相结合，使得BSIM3的缺陷益发明显，从而也令BSIM4浮出水面。作为RF设计师你需要明白，BSIM4模型可能取得更好的效果，但这也并非放之四海而皆准。
这是因为，传统的模型参数填充方法不包含高频相关性，而且许多改善高频精度的参数或者被置之度外，或者被避而不用，从而使得默认的高频行为在整个BSIM3中没有任何改进。与BSIM3不同，如果能够发挥BSIM4的全部能力，那么在最高频率条件下，BSIM4能够在全部操作状态中良好或很好地匹配S参数数据。所以，如果代工厂(或服务商能够提供)经过高频关联修正的BSIM4模型，那么该模型将比“BSIM4+支电路”模型更为优秀。
同样，BSIM4包括背栅阻抗参数，若对这些参数进行正确添加，就能够改善背栅建模效果。但是目前，几乎没有几家代工厂拥有为利用该能力而开发的合适的测试构造。
虽然BSIM4可能代表着在RF建模速度和精度方面的重要进展，但是它并非完美无缺，目前发现的两个问题是：
1：BSIM4不包括多晶硅栅损耗效应，该效应在0.1-10GHz范围内，会随着频率降低改变(增加)串联等效输入阻抗。这些效应可作为外加RC支电路添加到BSIM3或BSIM4模型，但是阻抗和容抗是高度非线性的，所以，我们又将回到在一个工作点对提取数据进行单点匹合(spot-fitting)的状态中。业界观察家最近指出，没能将多晶硅损耗效应包括在内，可能对面向变化数据周期长度的SERDES建模产生显著影响，也会对相应的超宽带物理层(UWBPHY)等超高带宽RF应用产生影响。
2：BSIM4模型目前还不是完全对称的，这意味着它不能在接近0V泄漏电压的情况下准确工作，在这种情况下，源级和漏级会相互交换，所以将这种电路作为无源FET混频器和衰减器进行仿真将无法达到典型的上拉漏级(drain-elevated)所得到的精确度。
目前BSIM委员会正在忙于解决BSIM5的对称问题，虽然在BSIM5中，多晶硅损耗建模获得了哪些进展尚未对外公布，但在该领域进行的研究可能最终一揽子解决BSIM5的问题。
结论
对设计人员而言，更多的了解CMOS模型远比他们是否被冠以与“RF”沾边的头衔要重要。一个与RF良好关联的BSIM4模型，能够在从直流到微波频段的所有操作条件下取得高度准确的结果，而一个精雕细琢的“RF支电路”模型，则仅适合于一个很窄的条件范围。在你的目标工艺中，先要寻找模型中进行了哪类高频关联，然后考虑若不进行这些高频关联会对你的设计产生怎样的影响。
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我们可以从三个角度对RFCMOS设计进行探讨：首先，低频模拟设计人员正在将其设计提升到更高频率；其次，分立RF/微波设计人员转而借助集成手段；最后，设计人员将串行器/解串器(SERDES)这样的数字电路提升到工艺能够支持的最高频率。在上述三种情况下，RFCMOS设计都大有帮助，我们也将从这些视角出发，来解释RFCMOS本身与为其建模有何不同。
衬底
面向传统数字应用的CMOS使用已经发展到采用低电阻率的大块衬底(图1)，并将器件做到一个薄的高电阻率外延层上，这样的做法往往能够同时优化闩锁(latchup)性能和良品率。
为了保持复杂数字电路布线的灵活性，多个金属互连层在厚度上趋于一致，这使得所有金属层都具有几乎相同的布线能力。
对低频模拟/数字设计人员而言，这是一个相对理想的衬底：从(接地)衬底返回的寄生电容与我们所关注频段内的容性阻抗相比，阻抗相当小。所以，简单地提取寄生电容就能非常有效地预测实际性能。但是RF设计人员将会发现4个不尽如人意之处：a)衬底上的低阻抗实际上将寄生电容最大化了，而附着在衬底上氧化物内的金属互连所形成的导线，则最终导致相对低的特征阻抗；b)构建在衬底上的线圈与一个短路线圈(即衬底本身)紧密耦合，从而略微降低了电感值及Q值；c)到达衬底的电流，无论是容抗电流还是线圈的感应电流，都会在低阻的衬底上自由地流经很长的距离；d)试图通过并联金属层提升线圈Q值的努力收效甚微，因为如果首先使用最理想的顶层，那么其它附加层就会更加靠近衬底的短路线圈，所以并联几乎没有实质改善。
那么，与刚才描述的普遍的数字变异相比，RFCMOS工艺到底是什么呢？在许多情况下，它可以简单地被认为是使整个衬底在典型的“数字”工艺中拥有高电阻率外延层的工艺(图2)。
图1：基本数字CMOS模型构建在作为底基的低电阻系数大衬底上。
现在，RF设计人员却发现了一些完全不同的状况：高度绝缘的衬底实际上生成了一个与每个寄生电容串连的第二电容(因为绝缘体很厚，所以容值不大)，从功能上看被相对较高的衬底阻抗分流了。
寄生电容获得了一系列额外且重要的电阻分量，具有如下一些积极效应：诸如结合区底端电容这样的大型寄生电容，在较高频率下具有近似恒定的阻抗，因为衬底阻抗反过来支配着上述容性寄生电容；线圈Q值的提高明显归功于衬底短路被削弱时产生的高阻抗，衬底电流倾向于被显著的衬底旁路阻抗约束和限制，从而使绝缘性得以提高。
针对更高线圈Q值的并联金属层带来了更好的结果，一般来说，增加较厚顶层金属层(有时采用传导性能更高的铜代替铝)的目的就是大幅提升线圈Q值。注意：用这种RF衬底构建的器件与数字工艺本质上拥有相同基本特征，在两种情况下，形成器件的最上层几个微米厚度具有相同的电阻系数。
BSIM3模型
BSIM3模型无所不在，多数CMOS设计人员都曾接触过不同版本的BSIM3模型，例如BSIM3v2或其它。将CMOS商用对其成功而言十分重要，因为该模型将基于物理和经验的参数有机地结合起来，并且很容易就可以适用于新工艺。物理分析能够预测出当物理尺度减小时会发生什么，而经验数据则允许对被制造器件的非一致单元进行有用的近似。重要的是，RF设计人员要了解在较高频率下这种重要的建模技术意味着什么，所以我们接下来会描述典型的代工厂是如何生成这样一种模型的。
模型参数的填充通常是这样完成的：即制造各种不同沟道宽度和长度的器件，然后对器件进行直流曲线记录以生成描述跨导和阻抗的参数。之后，再进行低频电容测量以填入容性参数。典型情况下，将采用类似HspiceOptimizer的优化器对模型参数进行优化，以便在实际数据和模型数据之间得到最佳匹配。当在器件整个可能的尺度范围内，最终得到的数据没能与预期值吻合得恰到好处，那么建模者可能会对模型进行临时性存储(bin)，例如，使模型按照器件的各种尺度进行分支以形成多模参数集，每个参数集在其对应的较小器件尺度范围进行优化。这就使BSIM3成为一种“紧凑模型”，能够很好地适应执行速度很快的模拟器，还可以在版图中与P核(可调整尺寸参数的物理版图单元)一起使用，从而赋予设计师极大的灵活性。
值得重点指出的是它的欠缺之处：器件的某些属性没能够进行测量或输入到模型(一个重要的例子是与栅多晶硅相关的阻抗)；此外，它没有进行任何高频测量。所以，该模型在高频条件下的有效性仅仅取决于其生成的等效电路的频率函数的准确性。幸运的是，对多数应用而言，这样的准确性已经足够，而商用CMOS设计所获得的大量应用就是很好的证明。但是现在让我们仔细检查一下RF设计人员将会发现哪些不足。
如果你对一款由扫频源驱动的BSIM3器件进行仿真，并观察输入到栅极的AC电流相对于电压的相位角，你会发现它保持在90°。在高频时，器件输入未能呈现明显阻抗，但是由于多晶硅栅的串联电阻影响，这种情况在实际中确实存在。
这种现象是如何变成一个设计难题的呢？RF器件的最小噪声系数通常发生在电源阻抗逼近总串联噪声源(例如与1/Gm相关的有效阻抗加上栅有效串联阻抗)与并联等效输入阻抗的几何平均数时，此时器件的信/噪比为最优。但是BSIM3并没有将栅阻抗作为一个噪声源，也就是说没有将其串入输入电容，所以栅阻抗在给定频率下并没有成为一个并联输入阻抗。
这样，就不太可能确定适宜的RF噪声匹配，也无法利用BSIM3模型准确仿真RF噪声性能。在输入阻抗建模时未能加入并联电阻分量，对类似SERDES这样的高速数字应用将产生影响：未能建模的部分，削弱了连同频率在内的并联电阻输入分量，从而导致GHz范围内的频率域和延时行为都发生明显错误。
多年以来，这种现象一直存在，而原因就在于主要的CMOS代工厂的建模部门不但对该问题缺乏了解，而且没有在较高频率下对其工艺进行评估的设备。最终，这种在仿真和实际中RF应用所表现出来的性能差异不能再被忽略，而设计人员也正在试图改善上述结果。但是既然BSIM3模型对大批CMOS设计人员而言仍然十分有效，那么最初就改善性能所作的尝试可能会在BSIM模型之外另起炉灶，而不是对BSIM进行重大改动。
“BSIM3+支电路”模型
对RF应用而言，BSIM3模型的根本问题并不是其本身有什么错误，而是它忽略了对高频操作产生影响的某些物理因素。我们可以通过下面的情况来说明这个问题：某些代工厂已经将用于数字版工艺完全一模一样的BSIM3模型用于RF支电路中。但是有关BSIM3模型是如何提取，从而导致在具有相同器件级电阻系数的外延层与非一致衬底中实施了不同填充的情况我们不得而知。
但是在较高频率下，衬底二极管的漏级和源极的可感知阻抗回流，以及背栅(back-gate)回流，可能都不会无关紧要。通常情况下，用于不同RF器件的物理布局是不同的，常常采用重量级栅凸(gate-head)连接(甚至可能是双凸栅)来最小化栅电阻，但是这种作法由于改变了尺寸从而也改变了交叉和寄生电容。
图2：简单改善BSIM3模型，提高其准确性。
所以，通过将BSIM3模型纳入一个支电路中很容易就可以获得某些改进(图2)，上述支电路中增加了无源电阻和电容；另外，有的时候还会用替换BSIM3中二极管源漏级建模的方式来反映衬底变化。
每器件单位宽度(devicewidthperfinger)一般固定为1或更小值，在该条件下，在公共操作点就可以提取支电路参数值。
但是为了优化RF建模，上述方法只是漫长道路中的一个步骤，因为现在还有一些很重要的问题尚待解决：
1：模拟速度下降。随着支电路的引入增加了元件数量，其对速度的影响超过了对紧凑模型复杂度的影响。
2：支电路通常使用固定的无源器件来取代实际由电压决定的一些效应，这样做会使失真和电源效率预测结果比预期要差；另外，模型在操作节点处的精度较特殊操作节点(进行提取工作)有所下降。
3：对支电路元件值高度依赖经验进行提取的作法，抑止了P核在物理布局中的使用以及在设计中简单改变器件尺寸的行为，因为由尺度决定的支电路元件值存在于紧凑模型之外，而且其对物理的高度依赖性能够充分预测提取点间的行为。尺度界定通常受限于仅能选择固定宽度的单位值。
因此，如我们在一个将源接地的CMOS器件中采取双端口S参数数据，然后在同一个测试电路将其作为一个BSIM3模型利用模拟器进行观察，将不会产生良好的数据匹配。如果将该器件放在支电路中，这个数据会找到匹配，但是仅限于局部范围，因为许多元件值会根据不同的操作点发生变化。但是近几年来，这个方法仍称得上是最好的可行方法，借助该方法成功完成了多项设计。
BSIM4是一种替代方案吗？
幸运的是，行业主流一如既往继续前进。器件沟道越来越短与许多设计中不断增加的频率相结合，使得BSIM3的缺陷益发明显，从而也令BSIM4浮出水面。作为RF设计师你需要明白，BSIM4模型可能取得更好的效果，但这也并非放之四海而皆准。
这是因为，传统的模型参数填充方法不包含高频相关性，而且许多改善高频精度的参数或者被置之度外，或者被避而不用，从而使得默认的高频行为在整个BSIM3中没有任何改进。与BSIM3不同，如果能够发挥BSIM4的全部能力，那么在最高频率条件下，BSIM4能够在全部操作状态中良好或很好地匹配S参数数据。所以，如果代工厂(或服务商能够提供)经过高频关联修正的BSIM4模型，那么该模型将比“BSIM4+支电路”模型更为优秀。
同样，BSIM4包括背栅阻抗参数，若对这些参数进行正确添加，就能够改善背栅建模效果。但是目前，几乎没有几家代工厂拥有为利用该能力而开发的合适的测试构造。
虽然BSIM4可能代表着在RF建模速度和精度方面的重要进展，但是它并非完美无缺，目前发现的两个问题是：
1：BSIM4不包括多晶硅栅损耗效应，该效应在0.1-10GHz范围内，会随着频率降低改变(增加)串联等效输入阻抗。这些效应可作为外加RC支电路添加到BSIM3或BSIM4模型，但是阻抗和容抗是高度非线性的，所以，我们又将回到在一个工作点对提取数据进行单点匹合(spot-fitting)的状态中。业界观察家最近指出，没能将多晶硅损耗效应包括在内，可能对面向变化数据周期长度的SERDES建模产生显著影响，也会对相应的超宽带物理层(UWBPHY)等超高带宽RF应用产生影响。
2：BSIM4模型目前还不是完全对称的，这意味着它不能在接近0V泄漏电压的情况下准确工作，在这种情况下，源级和漏级会相互交换，所以将这种电路作为无源FET混频器和衰减器进行仿真将无法达到典型的上拉漏级(drain-elevated)所得到的精确度。
目前BSIM委员会正在忙于解决BSIM5的对称问题，虽然在BSIM5中，多晶硅损耗建模获得了哪些进展尚未对外公布，但在该领域进行的研究可能最终一揽子解决BSIM5的问题。
结论
对设计人员而言，更多的了解CMOS模型远比他们是否被冠以与“RF”沾边的头衔要重要。一个与RF良好关联的BSIM4模型，能够在从直流到微波频段的所有操作条件下取得高度准确的结果，而一个精雕细琢的“RF支电路”模型，则仅适合于一个很窄的条件范围。在你的目标工艺中，先要寻找模型中进行了哪类高频关联，然后考虑若不进行这些高频关联会对你的设计产生怎样的影响。