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http://www.microsis.cn/news_detail.asp?id=42
1．EBR1553简介
EBR1553总线是SAE组织根据MIL-STD-1553B标准定义的增强速率总线。同1553B的总线结构不同，EBR1553采用星形总线结构。EBR1553的通信协议和数据编码同MIL-STD-1553B基本相同，除了不再支持RT->RT的消息格式外，MIL-STD-1553B标准定义的其他消息格式全部支持。
鉴于EBR1553采用星形总线结构，每个远程终端（RT）需要通过HUB来同总线控制器（BC）通信。SAE5652定义了三种模式的HUB，分别为“SPEC”模式、“SWITCH”模式和“LINK”模式。
在SPEC模式下，BC把消息发送给所有的RT，而后监听每一个RT的发送数据线。同标准的MIL-STD-1553B总线一样，RT在收到命令字后，首先要根据命令字的地址域来判断：这个命令是不是发送给自己的，而后再决定是否应答。
在SWITCH模式下，BC把星形网络的32个节点预先编址，每一个RT须连接到指定的节点上，如RT8必须连接到第8个节点上。BC在发送消息的时候会将给RT8的命令只发送到第8个节点上，不发送给其它节点。这样只有RT8能接收到发送给RT8的命令，其它RT接收不到。另外BC会在发送广播消息的时候，将广播命令发送给所有节点上的RT。
LINK模式基本同SWITCH模式相同，只不过BC发送的命令的地址域不在具有地址意义，所有的命令的RT地址域均为0。如果BC需要将命令发送给RT8，那么它只需将命令发送到第8个节点上即可。RT只要收到RT地址域为0的命令，都会响应。
2．FBIP151X简介
珠海矽微电子科技有限公司针对EBR1553解决方案开发了两款IP核，FBIP1511和FBIP1512。FBIP1511为总线控制器IP核，内部实现了SPEC模式的总线HUB，可接驳32个终端和一个BM；FBIP1512为RT/BM IP核，内部实现了一个RT和一个BM。FBIP151X的寄存器布局和功能同BU6158X兼容。
FBIP151X可在ALTERA EP1C20F484C6以上的FPGA中实现，达到160Mhz的总线采样时钟，使得编解码器工作更加稳定可靠。
2.1FBIP1511
2.1.1功能框图
2.1.2特性
支持EBR-1553总线速率，最高通信速率为10Mbps
兼容MIL-STD-1553A/B总线协议，支持全部MIL-STD-1553A/B消息
寄存器操作和存储器布局同DDC BU6158X兼容(X为0，1，2，...)
内部实现了一个总线控制器（BC）。
内部集成了总线集线器（HUB），最多提供33个双冗余收发器接口
其中32（可将广播地址作为普通RT地址使用）个为RT专用接口，一个为BM接口，支持标准的RS485收发器。
标准并行总线接口，支持16位/8位数据总线宽度
采用VHDL编码，可在FPGA中实现，也可以实现为ASIC
采用容错设计，可抑制内部存储性元件的数据翻转。
2.1.3其它
总线波形见图6～图10。
2.2 FBIP1512
2.2.1功能框图
2.2.2特性
支持EBR-1553总线速率，最高通信速率为10Mbps
兼容MIL-STD-1553A/B总线协议，支持全部MIL-STD-1553A/B消息
寄存器操作和存储器布局同DDC BU6158X兼容.(X为0，1，2，...)
内部实现了一个总线监视器（BM）和一个远程终端（RT），可通过寄存器配置为RT或者BM。
提供一路双冗余总线接口，支持标准的RS485收发器。
标准并行总线接口，支持16位/8位数据总线宽度
采用VHDL编码，可在FPGA中实现，也可以实现为ASIC
采用容错设计，可抑制内部存储性元件的数据翻转
2.2.3其它
总线波形见图6～图10。
3．采用FBIP151X实现的EBR1553解决方案
3.1单芯片解决方案
此方案将FBIP1511同矽微公司的KUAFU处理器核集成在一起，可大大减小OBC计算机的体积，从而实现OBC计算机的小型化。此单芯片解决方案如下图所示：
3.2板级实现方案
此方案将FBIP1511、FBIPCAN以及485总线收发器在一块PMC卡上实现，PMC卡同主机通过标准PCI总线通信，