2009-01-19
1) 关于相位噪声(phase noise)
这也是最重要的特性, 描述它的有很多公式, 一般我们只需要了解拉扎维书上的公式即可
图4 工作区域
一般根据电流(tail Icc)的大小, 可以把VCO工作领域分成电流限制区域和电压限制区域.
在电流限制区域, 相位噪声的模型
L(freq)=kt(Reff.y.Gm)/(8.Ib^2.fosc.Lind)[Reff/(4.pi.Lind.freq)]
在电压限制区域, 相位噪声的模型
L(freq)=kt/Posc*y*(Gm/ Reff) *(2*pi*fosc*Lind)^2*[Reff/(4.pi.Lind.freq)]
从以上两式, 我们可以看出,在电流限制区域, 相位噪声随电流增加而改善, fosc越高, 相位噪声易恶化, 而谐振回路的Reff越大, 噪声越大.
而在电压区域, 由于振荡信号功率已饱和, 即使再增加电流, 相位噪声也不会改变.
根据以往的设计经验, 一般把VCO核心的电流设计在两个区域的交界处, 相位噪声一般为最佳.
评论3
楼主 2009/1/18 13:09:19
通过仿真, 我们可以得到下面的相位噪声曲线, 倾斜度分为-30dBc/dec和-20dBc/dec, 还有最后是白噪声门限区域. 3次和2次区域的交界处为MOS管的flicker频率点, 而2次和噪声门限的交界处为fosc/(2Q), 所以我们可以看出, 谐振回路Q越大, 这个交界点越往低频移动, 相位噪声性能可以改善. 而噪声门限一般为2kTF/Posc, F为核心部分(负阻抗部分)的噪音指数, 一般Gm一定, fosc增加, 则F也变大.
图5 相位噪声图例
2) 振荡频率范围与变调感度Kv
Freq=1/(2*pi*sqrt[(Cvar+Co)*L ] 一般Kv的值由Cvar的变化范围占Ctotal多少而决定, 这里必须注意, 如果设计一个VCO的Kv曲线很陡, 虽然可以覆盖很广的振荡范围, 但是相位噪声特性会变差, 另外在Vctrl的两端, Kv的值可能相差很大, 导致CP的电流失配增大.
所以, 我们一般不会设计Kv为一个很大的值, 而是一个较为固定的值, 而为了设计成宽频VCO, 一般又会采用Cap Bank的方式, 即给VCO设计一组2进制的由MOS开关控制的电容组, 比如三组的电容组, 即可使VCO有8次电容组合, 振荡频率出现了离散的8次切换.
3) Cap bank组的设计
电容组一般有MOS开关控制on/off, MOS gate="high"时, 电容组接地导通, low时, 电容source端开路, 理想情况下电容视为零. 但是实际情况是, MOS开关到同时, 电容和MOS的ON电阻并联接地, 所以mos的ON电阻应该尽快小, 不至于影响LC回路的Q值(或者说不增加Reff的比率), 也就是要MOS的W/L值尽量大, 但是MOS=off时, 一般要求MOS的寄生电容尽量小, 即W尽可能小, 所以这里有一个折衷, 对MOS的W取最佳值.
楼主 2009/1/18 13:10:05
一般(1)篇的图3所示的VCO, 偏置电流一般有镜像电流提供, 尽量设计成与电压, 温度变动无关, 否则会使VCO的性能恶化. 而便宜电流的设计, 又是关键的一个地方, 往往在此处会引入电流源噪声, 使VCO的噪声恶化.
二, VCO的测试
图6 VCO测试图
VCO的测试, 通过VCO analyzer可以很方便测试, 如上图所示, 一般在测试PLL整体相位噪声时, 一般设置Vctrl开路, 以防止额外的噪声干扰. 测试VCO的单体相位噪声时, 如上图连接即可.
当然很多网友可能受限于测试设备, 没有VCO分析仪, 则也可以用频谱分析仪来测试相位噪声, 比如测试offset=100kHz处的相位噪声时, 把span设为200kHz左右, 适当调节VBW, RBW的置, 再把average取的大一些,即可测试. 这里根据频谱仪的精度, 要测试1khz偏移处的相位噪声往往难度很大, 测得的值也只能作为参考.
好了, 至此, 我基本上把关于VCO设计的重要的点都说到了.
当然如果还没有接触过实际设计的网友可能会看的比较吃力, 不要紧, 收藏我这篇文章, 等你开始设计的时候,我相信这篇文章会给你很多启发, 使你少走很多弯路. 让我们一起进步吧.
楼主 2009/1/19 13:10:24
