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PLC与PAC

高速采集系统介绍

常青树
常青树

2008-10-25


数据采集系统原理框图如图1所示,输入的中频信号经A/D采样电路采样后,转换成LVDS信号送入FPGA中,或通过FPGA的端口RocketIO从高速接口输出,或通过FPGA的端口LVDS循环存储于高速缓存中,再由低速接口输出。其中,FPGA主要完成对外接口管理、高速缓存的控制和管理。时钟控制电路对A/D数据转换器和可编程门阵列FPGA起同步和均衡作用。


 

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