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这里的面积指一个设计消耗FPGA/CPLD的逻辑资源的数量，对于FPGA可以用消耗的FF（触发器）和LUT（查找表）来衡量，更一般的衡量方式可以用设计所占的等价逻辑门数。
面积和速度这两个指标贯穿FPGA/CPLD设计的时钟，是设计质量的评价的终极标准 —— 面积和速度是一对对立统一的矛盾体。
要求一个同时具备设计面积最小、运行频率最高是不现实的。更科学的设计目标应该是在满足设计时序要求（包括对设计频率的要求）的前提下，占用最小的芯片面积。或者在所规定的面积下，是设计的时序余量更大、频率跑的更高。这两种目标充分体现了面积和速度的平衡的思想。
作为矛盾的两个组成部分，面积和速度的地位是不一样的。相比之下，满足时序、工作频率的要求更重要一些，当两者冲突时，采用速度优先的准则。
从理论上讲，如果一个设计时序余量较大，所能跑的速度远远高于设计要求，那么就通过功能模块的复用来减少整个设计消耗的芯片面积，这就是用速度的优势换取面积的节约。反之，如果一个设计的时序要求很高，普通方法达不到设计频率，那么一般可以通过将数据流串并转换，并行复制多个操作模块，对整个设计采取乒乓操作和串并转换的思想运行。