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硬件制造技术解密 半导体制程的魔法 一
weichangbo 发表于 2008/1/12 10:02:07 793 查看 0 回复 [上一主题] [下一主题]
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现代半导体制造技术可以一直追述到1959年，当时，仙童公司和德州仪器同时发明了全新概念的集成电路――通过一种特殊的平面处理技术让硅晶体管大批量集中在同一块芯片上，而不是像从前那样只能进行单个晶体管的生产组装，由此诞生了集成电路和半导体芯片的概念。
集成电路的出现让半导体工业界发生重大的变革，计算机的运算性能和存储容量突飞猛进，并带动周边产业迅速发展。1964年，仙童公司创始人之一的摩尔博士再作统计图表中发现一个奇特的规律—集成电路上能被集成的晶体管数目，在过去一直以每18个月翻一番的速度稳定增长。
据此结果摩尔预言，未来数十年内半导体技术仍将保持着这样的势头发展，这个预言被后来集成电路的发展证明，而它也被称为“摩尔定律”。1968年，摩尔与诺依斯、葛罗夫(A. Grove)一道离开了仙童公司创办大名鼎鼎的英特尔，在英特尔进军X86微处理器领域之后，摩尔定律被英特尔奉为企业发展的灵魂所在，并严格按照这个规律对半导体技术进行升级。
回顾这段历史，无非是要向大家介绍半导体制造技术的起源。我们不可能从40年前的制造技术开始一直讲到现在，对大家来说，所熟知的制造技术应该是从0.25微米开始，到1999年的0.18微米、2001年的0.13微米、2003年的90纳米(0.09微米)，以及2005年将要引入的65纳米(0.065微米)制造工艺。
在这个过程中，英特尔始终是领先了一步，IBM、摩托罗拉、AMD、TI、富士通、台积电、联电等半导体企业一直都是落后了半拍。但它们对于新工艺的转换同样十分积极，虽然这些企业目前刚刚开始过渡到90纳米阶段，但新一代的65纳米技术同样处于开发阶段，有望在未来一两年内投入实用中。于是，半导体工业界将迎来全新的65纳米技术，而它将与双核心处理器一道成为IT界的又一次盛宴。
导入新工艺的三大理由
半导体的工艺进步主要体现在线长(Line Length)的不断缩短上，所谓线长指的是芯片内各个硅晶体管连接导线的宽度。线宽越小，芯片的集成度就越高，同样面积的芯片内可以容纳下更多的晶体管，与之对应，晶体管自身的尺寸也相应的缩小。根据目前半导体制造产业的惯例，每隔两年，半导体芯片线宽都会减小30%(相当于原长的70%)。那么，这种改变究竟可以带来多少实质性的好处呢?
1、更高的芯片集成度
最直接的好处就是可以让芯片的集成度大大增加。我们知道，为了获得更高的性能，芯片内容纳的晶体管数会变得越来越多。对CPU而言，便是运算核心的增强和缓存单元的增大。第一代Willamette核心的Pentium 4只有4200万个晶体管，转变到Northwood核心之后提高到5500万个，而到了现在的Prescott核心，晶体管总数达到1亿2500万个。至于下一代的Yonah双核心处理器，晶体管规模将突破3亿个。
为了尽可能提高性能，各厂商都热衷于增大缓存容量，而CPU的高速缓存要求运行在数GHz的高频率上，只能使用SRAM类型的存储逻辑。SRAM的每一个比特位需要占用6个晶体管，存储密度很低，1MB容量的二级缓存就需要占用5000万个晶体管，这是一个相当惊人的数字。
目前在CPU的逻辑分布中，二级缓存占据的硅芯片面积甚至大于运算核心。而按照现有发展趋势，每隔两年CPU的二级缓存容量都会增大一倍。从Willamette(256KB)到Northwood(512KB)、到Prescott(1MB)，移动领域的Banias(1MB)和Dothan(2MB)无不如此，而明年中期出现的Yonah双核心处理器甚至将装备高达4MB的二级缓存，晶体管规模急剧提升。换一种说法，就是CPU芯片的集成度越来越高，基本上与摩尔定律的内容相符合。
如果业界不引入新的技术，制造出更高集成度的CPU芯片将成为一项不可能完成的任务。因为芯片的晶体管数量越多，CPU芯片的尺寸变得越来越大，无论对制造成本、散热还是提高运行速度都相当不利，提升制造工艺成为业界共同的选择。反过来，采用先进的制造技术往往能让芯片拥有更出色的表现，从而在激烈的竞争中获得领先优势。
在过去几十年间，英特尔始终牢牢把握着这一项优势，几乎每年它们都投入巨资建设或升级自己的十几家芯片制造工厂，无论是在0.25微米、0.18微米、0.13微米还是90纳米工艺，它们都比对手领先一步。同样，65纳米工艺也是英特尔领衔，我们将于2005年中期看到该工艺被用于新一代双核心处理器的生产。而相较之下，AMD的速度比它晚了一年左右的时间。
2.更低的成本
提升制造工艺意味着巨额的资金投入，改造一条芯片生产线往往需要花费数十亿美金，如果没有庞大的财力，将无法完成这样的任务，事实上这也是其他厂商速度滞后的主要原因。但另一方面，制造工艺的升级可以带来芯片制造成本的降低。对于同样晶体管规模的半导体芯片，新工艺意味着更小的核心面积(芯片的制造成本与核心面积的平方成正比)，那么，同样尺寸的硅晶圆上就可以生产出数量更多的芯片，创造出更多的产值，平均计算一下不难发现每个芯片的直接制造成本实际上是下降了。每一种芯片的产量数以千万计，节约下来的成本完全抵冲了工艺提升所需的巨额投入，正是受到实际利益的驱使，各个半导体厂商才会不遗余力对制造工艺进行一再升级。
我们不妨来看看实际的例子。Northwood核心、512KB二级缓存的Pentium 4 C拥有5500万个晶体管，它的核心面积为131/146平方毫米。而Prescott核心、1MB缓存的新版Pentium 4拥有高达1亿2500万个晶体管，但它的核心尺寸降低到112平方毫米。
在良品率相当的前提下，Prescott的制造成本低于前者，这也是Prescott一上市就以低价面貌出现的原因之一，当然也不排除竞争的原因。同样，AMD、IBM、三星等厂商也在每次新工艺引入中直接受益。即便不为了提高芯片的性能，单单降低成本、提升产品竞争力这一项就足以让各半导体厂商作出提升工艺的决定。
3.更低的功耗与更高的工作频率
对半导体芯片来说，新工艺往往可以带来运算性能和电气性能双方面的改进。一个非常简单的事实就是，同样的半导体芯片，若用先进工艺制造往往可以带来功耗的明显降低，而低功耗同时又意味着芯片的工作频率可以继续向上提升一个等级，这在过去的实践中也得到极好的例证。AMD的Athlon XP就是因为工艺的一再升级，工作频率得到不断的提升，使其市场生命力长达5年之久，创下单个CPU架构的新纪录。
另一方面，低功耗可以让PC更节能，对散热设计不会带来什么压力，安静、低噪音运行可以得到充分保障。反之，若半导体芯片功耗太高，不可避免将出现运行过程中高热、高噪音的状况，用户对此向来是深恶痛绝。
不过，在从0.13微米到90纳米的工艺升级中我们并没能看到这一点。大家可以看到，90纳米工艺的Prescott比之前的Pentium 4在功耗上高出一大截，这主要是由于CPU设计方案发生改变所致。另一方面，90纳米工艺所产生的晶体管漏电问题一直没有得到应有的解决，芯片功耗降低的效应体现得并不明显。同样，AMD也碰到了类似的情况?0纳米工艺制造的Athlon 64新品在功耗方面与同频率、0.13微米工艺的产品相当，晶体管漏电问题同样是罪魁祸首，关于这个问题我们会在下文中进行深入的探讨。
Intel半导体工艺发展蓝图
在介绍65纳米技术之前，我们有必要来了解一下英特尔在半导体制造工艺领域的发展计划。在下面这个处理器晶体管规模的曲线图中，我们可以看到英特尔基本上严格遵守摩尔定律，芯片的集成度保持18个月翻一番甚至更快的上升节奏。
目前，英特尔所拥有最高集成度的芯片应该是Montecito核心的Itanium处理器，Montecito集成两个CPU核心，缓存单元的容量达到26.5MB，而晶体管规模高达17.2亿个，超出了摩尔定律的定义。英特尔打算用90纳米工艺来生产Montecito，这不可避免使它的生产成本极其高昂，考虑到Itanium产品线的定位，90纳米的高成本也是可以接受的。再者，这也是目前65纳米工艺尚无法进入实用阶段的权宜之计。
在工艺发展上，英特尔有自己的一套严格计划，我们可以从下表中很清楚看到相关的细节。2001年，引入代号为Px60的130纳米工艺，晶体管门长度为70纳米，使用200/300毫米的硅晶圆加工生产。2003年，引入代号为P1262的90纳米工艺，晶体管门长度降低到50纳米，全面使用300毫米的硅晶圆。2005年，引入代号为P1264的65纳米工艺，晶体管的门长度只有35纳米，同样使用300毫米晶圆。而到了2007年，代号为P1266的45纳米工艺将被及时引入，晶体管门长度只有25纳米尺度。2009年，代号P1268的32纳米工艺导入，晶体管门长度降低到18纳米的惊人尺度。
在这之后，硅半导体制造技术将会出现原子极限，但可以保证，至少到2009年，摩尔定律都是有效的。英特尔在研发65纳米工艺之时并没有忘记前瞻性的研究，例如EUV深紫外光光刻机技术，为2010年后半导体芯片准备的三门晶体管技术等等，在后文中我们也会对这些内容作一定的介绍。
65纳米工艺制造的70Mbit容量SRAM芯片，面积只有110平方毫米。
可以看到，现在正处于从90纳米向65纳米转换的关口。英特尔的65纳米技术由位于俄勒冈州Hillsboro的英特尔90纳米开发工厂(称为D1D)开发，在2005年8月份，它就宣布65纳米技术已经开发成功并制造出SRAM芯片样品。该SRAM的容量达到70Mbit(相当于8.75MB)，包含了5亿多个晶体管，每个晶体管栅极(打开和关闭晶体管的开关)的尺寸只有35纳米，相当于目前90纳米技术的70%，人体的一个红细胞都比它大上100倍之多。
另外，英特尔在晶体管内部使用了低K值(低介电常数)的新材料来提高芯片中的信号速度，而在晶体管之间栅极则使用厚度为1.2纳米的氧化物材料，有利于降低栅极电容，缓解电流泄漏的问题，最终有效降低芯片的功耗。在现有的90纳米工艺上，英特尔就没能解决这个问题，电流泄漏造成芯片功耗不降反增。
此外，英特尔在65纳米工艺中成功开发出八个铜互联层结构，达到了相当高的工艺水平。毫无疑问，65纳米工艺令芯片的面积大大缩小，集成度也创下新高，所公布的70Mbit容量、65纳米工艺制造的SRAM芯片本身只占据110平方毫米的面积，若将容量降到4MB，那么芯片本身只需占据50平方毫米左右，即使加上两个CPU内核，一枚芯片所占据的面积也只有100平方毫米，成本比现在的Pentium 4还要低，这充分说明65纳米工艺的优越性。
65纳米SRAM芯片的基本存储单元，白虚线区域的面积只有0.57平方微米。