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声称可以将大型FPGA综合技术提升到一个新的高度，Synplicity公司最近发布了一款Synplify Premier产品。该产品采用“基于图形”的物理综合技术来提供更精确的时序估计，并为FPGA硬件增加了RTL调试功能。
图形综合技术的首次亮相是在今年的设计自动化会议上，与其它物理综合方法相比，它能提供更好的性能和更收敛的时序关系。由于不需要底层规划，Synplify Premier产品用起来比以前的Amplify工具更简单。
大多数物理综合工具都以“邻近”为目标，认为对象靠得越近走线就越短，时序也越好。Synplicity公司FPGA产品行销总监Jeff Garrison指出：“这对ASIC来说确实没错，因为芯片的布线是用户定制的，但是对于布线已经确定的FPGA来说，对象靠得越近并不总是意味着速度会更快。”
Synplicity公司的图形方法可以为FPGA布线使用的现存走线、开关和布局点创建详细的布线资源图形。有了这样的图形，优化和布局就能围绕线延时和实际可用的资源而不仅仅是距离来展开。
“知道了特定器件的布线资源，就可以进行拥塞分析。”Garrison说，“布局、布线和优化将在一个步骤中同时完成，通过这个步骤就能达到时序收敛，因为反复的综合过程都在工具内部自行完成了。”
由Premier工具完成的布线仅用于评估目的，Garrison解释说。物理综合过程会产生最优化的网表和详细到引脚级的布局，FPGA供应商的布局布线工具会保留这样的布局并完成最终的布线。
上述最终布线结果将非常接近Premier的估计。据Synplicity宣称，由Premier产生的时序预测有90%结果会落在最终布线后时序10%的误差内，70%落在5%内。另外，与单独的逻辑综合相比，Premier将使设计性能提高5%到20%。
Premier与Amplify难以直接比较，因为Amplify是基于区块的一种工具，要求使用底层规划。那些能熟练使用Amplify做出优秀底层规划的设计师也可以取得20%的性能提升。
“问题是做好底层规划需要许多专业知识，”Garrison说：“这也是我们开发任何人都会使用的图形技术的原因之一。”Premier是“按键式”解决方案，运行速度更快，而且不要求设计人员懂专业知识。
经验丰富的用户如果愿意的话仍可以使用底层规划来驱动Premier。Synplicity公司在Premier中提供了一个设计规划选项，允许用户做底层规划。该选项和Premier工具将免费提供给Amplify用户使用。
用Premier工具创建的优秀底层规划会比Amplify更精确，且能提供更好的时序收敛。
Garrison指出，图形综合技术可以处理整个芯片，能够用于赛灵思最大的Virtex-4器件。“虽然花的时间要比逻辑综合技术长2到3倍，但最终是有好处的，因为你只需运行1到2次的物理综合，而逻辑综合由于需要不断反复必须运行多次。”他说。
Premier套件还捆绑了来自Synplicity Identify产品的功能，据称可以象仿真器那样观察已有FPGA硬件的内部细节。Identify包括一个导航器和一个调试器。首先它让设计师导航他们的RTL代码，确定他们想要观察的信号和触发的条件。
然后，对FPGA进行编程后，用户就可以运行RTL调试器观察他们锁定的信号。他们可以观察用VHDL或Verilog表示的结果，而不仅仅观察波形。他们还可以在以全速运行的目标系统中进行调试。
Synplicity还把它的Certify FPGA原型产品中的一些功能集成进了Premier。Certify可以将ASIC网表分割成多个FPGA，而Premier可以将ASIC网表映射进单个FPGA中。Premier还能进行门控时钟的转换，可以自动把DesignWare元件翻译成VHDL或Verilog语言。因此ASIC设计师只需编写一次代码，在建立FPGA原型时无需再对代码作修改，Garrison表示。
不过，Synplify Premier最大的吸引力还是基于图形的综合技术。“由于它能提供高度精确的时序估计，因此我们确信它能真正解决时序收敛问题。”Garrison指出。
Synpify Premier目前只支持赛灵思的一些特定器件，包括Virtex-4、Virtex-II Pro和Spartan-3 FPGA。据Garrison透露，未来版本将支持其它的供应商。Synplify Premier已可交付使用，起价为34,000美元。