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完全基于绝热电路的静态随机存储器设计
xiao_xiao1 发表于 2009/7/22 15:43:29 532 查看 0 回复 [上一主题] [下一主题]
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关键词：SRAM；绝热电路；功耗分析；低功耗
绝热(adiabatic)电路技术能够显著地降低电路的功耗(理论上功耗可降低为零)，是低功耗电路设计领域的一个研究热点。在绝热电路中，如果对沟道电阻消耗的能量采用绝热处理，同时把储存在电容上的电荷能量回收到电源实行再利用，就可以实现整个电路的低功耗设计。
作为系统芯片的重要组成部分，SRAM的存储规模不断增加，导致了功耗也迅速增加，所以低功耗设计仍将是SRAM的主要研究发展方向。文献表明采用绝热电路使SRAM在读写数据阶段节省至少50％以上的功耗。目前绝热SRAM的设计主要分为以下两类：一种是改进存储器SRAM的局部电路，如文的绝热线驱动器，文的绝热锁存器／驱动器；另一种在多个部分采用了绝热电路，但是工作频率较低，如文为10 MHz，而文仅为5 MHz。为了更好地利用绝热电路，本文提出了全部采用绝热电路实现的静态随机存储器(WASRAM)。
WASRAM的译码部分、存储单元、读出放大等全部采用绝热电路。本文还建立了WASRAM的功耗分析模型，进行了功耗分析。
l WASRAM电路设计
1．1 WASRAM写操作设计
为了实现数据写入操作，需要写译码器选中存储单元，再通过数据位线把数据送入存储单元中。图l给出了WASRAM实现数据写入操作的电路示意图。
WASRAM的译码器采用如图l所示的高速绝热电路结构。由于PI管导通需要驱动字线等效电容，P1管的尺寸为8λ／1λ，其他的管子可以采用小尺寸设计，λ为最小工艺尺寸。
WASRAM采用的存储单元电路与传统的存储单元相类似，如图1所示。存储单元中的电源是为绝热电路设计的功率时钟电源Cclk。如果要改写单元中的数据，在写字线WWL达到高电平前要使Cclk下拉到低电平。WWL为高电平，使得在管子N4和N6导通时，存储单元中的P1、P2、N1、N2、N3、N5就构成了绝热电路结构。通过位线WBL，和BWBL把数据写入到存储单元中。
为了实现存储单元需要的单元时钟信号Cclk，本文提出了一种简单高速的单元时钟产生电路(见图1)。当写使能信号WEN为低电平时，电路没有写入操作，Cclk保持为高电平；当需要写入数据时，信号WEN为高电平，根据写地址信号选中某一单元的单元时钟信号，使之下拉到低电平。图2是完成数据写入的时序仿真结果，写入数据为“101010”，功率时钟PCO的频率为250MHz。
1．2 SRAM数据读出设计
读译码器也采用高速绝热电路结构，如图3所示。由于P1管导通需要驱动字线等效电容，所以通常P1管的尺寸为8λ／1λ，其他的管子可以采用小尺寸设计。当SRAM读出数据时，译码器选中阵列中的某一单元，读字线RWL上升到高电平。MOS管N3和N4同时导通，如图3所示。单元读出门管N5、N6和读出放大电路中的N1、N2和P1、P2构成了绝热电路结构，存储单元中的数据通过位线和读出放大电路送到了数据线“Data”和“Data-b”上。图3c是完成数据读出的时序仿真结果，读出数据为“101010”，功率时钟频率为250 MHz。
1．3 实验与结果分析
基于0．18μm 1．8 VCMOS工艺，对不同规模的SRAM在不同频率下进行了功耗仿真。图4给出了传统SRAM和WASRAM的平均功耗比较。传统SRAM采用了低功耗的电流模式读写数据结构。表1对WASRAM与其他绝热SRAM的性能进行了比较。
根据图4和表1的分析，我们可以得到：
结论l 本文绝热SRAM比传统SRAM的功耗降低了至少80%。
结论2 本文SRAM比其他绝热SRAM功耗降低程度较大，工作频率更高。
结论3 存储规模变化对绝热SRAM的功耗变化影响较小。
2 绝热SRAM功耗分析
传统SRAM功耗主要包括：字线功耗、位线功耗、读出放大器功耗和译码器功耗等，其中字线功耗和位线功耗分别为：
式中：Vsense是读出放大器可放大的位线电压差，Cwl、Cbl分别是字线和位线等效电容。读出放大器功耗依赖于采用的放大器类型。
2．1 绝热SRAM功耗模型
对于规模为N×Nbits的绝热SRAM，图5给出了相关的节点电容驱动示意图和等效模型。
由图5a所示的字线等效模型可知，进行一次读写操作，对字线等效电容充电过程中，由充电P管等效电阻消耗的功耗为:
,T为线性电压源由0逐渐增大到Vdd的时间，τ为RC常数。对电容充电结束后，电容储存能量为：
，当读写过程结束后，字线被下拉到低电平，由于采用半绝热电路，这部分能量不能回收到电源，整个字线功耗为
式中；Nbits是SRAM字长，Cgate是单位宽度栅电容，Wpass是单元门管宽度，Cmetal是单位长度金属连线电容，Wcell是存储单元宽度。
从SRAM读出数据时，RWL上拉到高电平，功率时钟PCl控制的MOS管和由存储单元控制的MOS管构成了绝热电路。线性电压源驱动的电容就是位线等效电容，如图5b所示。对位线等效电容充电时，充电管等效电阻消耗1/2E；保存到电容的能量为1/2E，读写过程结束后，位线下拉到“地”时消耗在放电通路上，位线和读出放大部分的功耗为
式中：Cdrain是单位宽度漏极等效电容，Wp是单元中PMOS管宽度。Cmetal是单位长度金属连线电容，Hcell是存储单元高度。 对于WASRAM，需要为存储单元设计合适的单元时钟信号Cclk。根据图5c所示的Celk驱动示意图和等效模型，每进行一次数据写入操作，一部分功耗消耗在沟道电阻上，转化为热能；另一部分存储到节点电容上，当信号Cclk下拉到“地”时消耗在放电通路等效电阻上。信号线Cclk的功耗为
其中：Csource是每单位宽度源极等效电容，Cmetal是单位长度金属连线电容，Wcell是单元宽度。
2．2 与传统SRAM功耗比较
对于传统SRAM，规模较小时读出放大器是主要功耗源，随着规模不断增加，字线功耗和位线功耗逐渐成为主要的功耗源。与相同规模的传统SRAM相比，WASRAM中采用了绝热结构，使位线和读出放大结合在一起，所以小规模传统SRAM的主要功耗源，在WASRAM中已完全去除，位线功耗也降低很多。WASRAM中的字线功耗降低了约
由时间常数τ和线性电压源周期决定)。与传统SRAM中存储单元中采用恒定电压源Vdd不同，WASRAM存储单元采用时钟电源Cclk，所以WASRAM增加了单元时钟信号Cclk的功耗。表2给出了在250 MHz时，不同规模的SRAM的功耗降低程度、数据读出时间和写入时间。读出放大器功耗在WASRAM中完全去除，所以小规模SRAM中采用绝热电路使功耗降低很多。由表2可知，对于规模为8×8的WASRAM，节省功耗达93％。
由功耗分析式(3)、(4)、(5)和表2可得以下结论：
结论4 WASRAM去除了读出放大器功耗，同时还降低了字线功耗和位线功耗。
结论5 由于采用了半绝热电路结构，所以随着SRAM规模不断增加，WASRAM的功耗降低程度也在下降。
3 结 论
为了适应低功耗SRAM设计的要求，本文提出了一种WASRAM设计。采用0．18 μml．8V工艺对不同频率以及不同存储规模的WASRAM进行了功耗仿真、分析和比较。实验结果证明，与传统结构CMOS相比，WASRAM的功耗降低了80％以上。与其他绝热SRAM相比，WASRAM功耗降低程度更大，并且工作频率更高。本文还建立了WASRAM的功耗模型。根据功耗分析可知WASRAM去除了读出放大器功耗，还降低了字线功耗和位线功耗。由于采用的是半绝热电路结构，随着SRAM规模不断增加，WASRAM的功耗降低程度也在下降。